世間ではオリンピックが始まったようですが、まだ今年は全く
観れてないです。
ここまで観てない年・回は初めてではないだろうか・・？

今回の週末は4連休だったので、作業が大きく進みました。
このタイミングの4連休は実に嬉しい＆有難い。


FPGAでギガビット・トランシーバー実装を試みている件、
プロトコル部分も最低限動作するロジックを載せられました。
これで最低限の動作確認ができるはずだったのですが・・・、
例のごとくうまく動きません。（デスヨネー....）

書いたロジックにも細かいバグが複数あったので、バグは全部潰した
はずなのですが、
入力（RX）のデータが かなりの頻度で化けるのです。。
むしろ、正しいデータで取れるほうが少ない・・・（；；

自分の書いたロジックが間違えているのではないかとか、自分が
用意したケーブルが悪いのではないかとか、色々疑いを掛けて回り
ましたが、どうも入力におけるクロック同期がマズイようで。
相手が送ってくるデータを正しいタイミングで同期して信号が拾えて
いないようで、データが化けまくっているみたいです。
・・・これは、PC上のシミュレーションでは分からんわ（＾＾；
同じデバイス（FPGA）でループバックする分には、同じクロック
信号を共有して同期するので全く問題ないのですが、
他のデバイスと通信しようとすると、途端にダメになります。

おそらく、先月6月頃にやっていたギガビット・トランシーバーの
PHYあたりがおかしく、そこのクロック設定や初期化処理に問題
があるのではないかと思っていますが、
その目星が正しい保証はどこにもなく、現にちょっと設定・初期化
処理を変えると、まともに動かなくなる状況です。
んー、困ったなぁ・・・。
ギガビット・トランシーバーのPHYを今一度勉強し直さないといけない
かもしれませんorz


全体を通してみれば、残り数歩でゴールではないかと思っており、
ここまで来たならば最後までやりたい気持ちもありますが、
なかなかキツイです。。。

まぁ、今回が特別な訳でも何でもなく、十数年前から今まで新しい
こと（XOPSへの関係性問わず）に挑戦してきて、"余裕"だったこと
なんて一度もないんですけどね。
こういう、常に新しいことにチャレンジしていく姿勢は大切で、
決して間違えてはいないと確信しています。